Verilog HDL 高级数字设计源码

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最后更新： 2020-01-03 19:17:52

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《Verilog HDL高级数字设计》 footballqnh

所属分类：书籍源码
开发工具：Verilog
文件大小：915KB
下载次数：1
上传日期：2019-12-22 17:26:48

说明：《Verilog HDL高级数字设计》中的设计源码
(Design source code in "Verilog HDL Advanced Digital Design")

文件列表：

Verilog HDL 高级数字设计源码\Chapter 10\ADDVB_Models_10.doc, 229376 , 2004-11-10
Verilog HDL 高级数字设计源码\Chapter 10\Dividers\Divider_RR_STG.v, 5483 , 2002-08-28
Verilog HDL 高级数字设计源码\Chapter 10\Dividers\Divider_STG_0.v, 4463 , 2004-11-10
Verilog HDL 高级数字设计源码\Chapter 10\Dividers\Divider_STG_0_sub.v, 4392 , 2004-11-10
Verilog HDL 高级数字设计源码\Chapter 10\Dividers\Divider_STG_1.v, 6415 , 2004-11-10
Verilog HDL 高级数字设计源码\Chapter 10\Dividers\t_Divider_RR_STG.v, 2575 , 2001-11-02
Verilog HDL 高级数字设计源码\Chapter 10\Dividers\_vti_cnf\Divider_RR_STG.v, 258 , 2002-08-28
Verilog HDL 高级数字设计源码\Chapter 10\Dividers\_vti_cnf\Divider_STG_0.v, 258 , 2000-06-28
Verilog HDL 高级数字设计源码\Chapter 10\Dividers\_vti_cnf\Divider_STG_0_sub.v, 258 , 2001-10-30
Verilog HDL 高级数字设计源码\Chapter 10\Dividers\_vti_cnf\Divider_STG_1.v, 258 , 2001-11-02
Verilog HDL 高级数字设计源码\Chapter 10\Dividers\_vti_cnf\t_Divider_RR_STG.v, 258 , 2001-11-02
Verilog HDL 高级数字设计源码\Chapter 10\Multipliers\Multiplier_ASM_0.v, 3475 , 2000-06-15
Verilog HDL 高级数字设计源码\Chapter 10\Multipliers\Multiplier_ASM_1.v, 3410 , 2000-06-15
Verilog HDL 高级数字设计源码\Chapter 10\Multipliers\Multiplier_Booth_STG_0.v, 6366 , 2004-10-12
Verilog HDL 高级数字设计源码\Chapter 10\Multipliers\Multiplier_Implicit_1.v, 5857 , 2002-08-28
Verilog HDL 高级数字设计源码\Chapter 10\Multipliers\Multiplier_Implicit_2.v, 7370 , 2000-05-31
Verilog HDL 高级数字设计源码\Chapter 10\Multipliers\Multiplier_RR_ASM.v, 3294 , 2002-08-28
Verilog HDL 高级数字设计源码\Chapter 10\Multipliers\Multiplier_STG_0.v, 4341 , 2004-10-12
Verilog HDL 高级数字设计源码\Chapter 10\Multipliers\Multiplier_STG_1.v, 4524 , 2000-06-15
Verilog HDL 高级数字设计源码\Chapter 10\Multipliers\Radix_4__STG_0.v, 10340 , 2004-05-11
Verilog HDL 高级数字设计源码\Chapter 10\Multipliers\_vti_cnf\Multiplier_ASM_0.v, 258 , 2000-06-15
Verilog HDL 高级数字设计源码\Chapter 10\Multipliers\_vti_cnf\Multiplier_ASM_1.v, 258 , 2000-06-15
Verilog HDL 高级数字设计源码\Chapter 10\Multipliers\_vti_cnf\Multiplier_Booth_STG_0.v, 258 , 2002-08-28
Verilog HDL 高级数字设计源码\Chapter 10\Multipliers\_vti_cnf\Multiplier_Implicit_1.v, 258 , 2002-08-28
Verilog HDL 高级数字设计源码\Chapter 10\Multipliers\_vti_cnf\Multiplier_Implicit_2.v, 258 , 2000-05-31
Verilog HDL 高级数字设计源码\Chapter 10\Multipliers\_vti_cnf\Multiplier_RR_ASM.v, 258 , 2002-08-28
Verilog HDL 高级数字设计源码\Chapter 10\Multipliers\_vti_cnf\Multiplier_STG_0.v, 258 , 2002-12-04
Verilog HDL 高级数字设计源码\Chapter 10\Multipliers\_vti_cnf\Multiplier_STG_1.v, 258 , 2000-06-15
Verilog HDL 高级数字设计源码\Chapter 10\Multipliers\_vti_cnf\Radix_4__STG_0.v, 259 , 2000-06-19
Verilog HDL 高级数字设计源码\Chapter 10\_vti_cnf\ADDVB_Models_10.doc, 507 , 2002-12-30
Verilog HDL 高级数字设计源码\Chapter 11\ADDVB_Models_11.doc, 143360 , 2002-12-30
Verilog HDL 高级数字设计源码\Chapter 11\BIST\ASIC_with_BIST.v, 4144 , 2002-02-22
Verilog HDL 高级数字设计源码\Chapter 11\BIST\t_ASIC_with_BIST.v, 1310 , 2002-02-22
Verilog HDL 高级数字设计源码\Chapter 11\BIST\_vti_cnf\ASIC_with_BIST.v, 258 , 2002-02-22
Verilog HDL 高级数字设计源码\Chapter 11\BIST\_vti_cnf\t_ASIC_with_BIST.v, 258 , 2002-02-22
Verilog HDL 高级数字设计源码\Chapter 11\JTAG\ASIC_with_TAP.v, 2844 , 2002-03-08
Verilog HDL 高级数字设计源码\Chapter 11\JTAG\Boundary_Scan_Register.v, 1585 , 2002-02-03
Verilog HDL 高级数字设计源码\Chapter 11\JTAG\BR_Cell.v, 220 , 2002-01-31
Verilog HDL 高级数字设计源码\Chapter 11\JTAG\BSC_Cell.v, 432 , 2002-01-24
Verilog HDL 高级数字设计源码\Chapter 11\JTAG\Instruction_Decoder.v, 1517 , 2002-02-07
Verilog HDL 高级数字设计源码\Chapter 11\JTAG\Instruction_Register.v, 797 , 2002-02-08
Verilog HDL 高级数字设计源码\Chapter 11\JTAG\IR_Cell.v, 510 , 2002-01-21
Verilog HDL 高级数字设计源码\Chapter 11\JTAG\tap_controller.v, 3312 , 2004-10-12
Verilog HDL 高级数字设计源码\Chapter 11\JTAG\TAP_FSM.v, 1906 , 2002-02-07
Verilog HDL 高级数字设计源码\Chapter 11\JTAG\TDI_Generator.v, 509 , 2002-02-07
Verilog HDL 高级数字设计源码\Chapter 11\JTAG\TDO_Monitor.v, 963 , 2002-02-07
Verilog HDL 高级数字设计源码\Chapter 11\JTAG\t_ASIC_with_TAP.v, 8127 , 2002-03-08
Verilog HDL 高级数字设计源码\Chapter 11\JTAG\t_Boundary_Scan_Register.v, 891 , 2002-02-08
Verilog HDL 高级数字设计源码\Chapter 11\JTAG\t_Instruction_Register.v, 1060 , 2002-02-08
Verilog HDL 高级数字设计源码\Chapter 11\JTAG\_vti_cnf\ASIC_with_TAP.v, 258 , 2002-03-08
Verilog HDL 高级数字设计源码\Chapter 11\JTAG\_vti_cnf\Boundary_Scan_Register.v, 258 , 2002-02-03
Verilog HDL 高级数字设计源码\Chapter 11\JTAG\_vti_cnf\BR_Cell.v, 257 , 2002-01-31
Verilog HDL 高级数字设计源码\Chapter 11\JTAG\_vti_cnf\BSC_Cell.v, 257 , 2002-01-24
Verilog HDL 高级数字设计源码\Chapter 11\JTAG\_vti_cnf\Instruction_Decoder.v, 258 , 2002-02-07
Verilog HDL 高级数字设计源码\Chapter 11\JTAG\_vti_cnf\Instruction_Register.v, 257 , 2002-02-08
Verilog HDL 高级数字设计源码\Chapter 11\JTAG\_vti_cnf\IR_Cell.v, 257 , 2002-01-21
Verilog HDL 高级数字设计源码\Chapter 11\JTAG\_vti_cnf\tap_controller.v, 258 , 2002-03-09
Verilog HDL 高级数字设计源码\Chapter 11\JTAG\_vti_cnf\TAP_FSM.v, 258 , 2002-02-07
Verilog HDL 高级数字设计源码\Chapter 11\JTAG\_vti_cnf\TDI_Generator.v, 257 , 2002-02-07
Verilog HDL 高级数字设计源码\Chapter 11\JTAG\_vti_cnf\TDO_Monitor.v, 257 , 2002-02-07
Verilog HDL 高级数字设计源码\Chapter 11\JTAG\_vti_cnf\t_ASIC_with_TAP.v, 258 , 2002-03-08
Verilog HDL 高级数字设计源码\Chapter 11\JTAG\_vti_cnf\t_Boundary_Scan_Register.v, 257 , 2002-02-08
Verilog HDL 高级数字设计源码\Chapter 11\JTAG\_vti_cnf\t_Instruction_Register.v, 258 , 2002-02-08
Verilog HDL 高级数字设计源码\Chapter 11\Latch_Races.v, 1086 , 2002-01-01
Verilog HDL 高级数字设计源码\Chapter 11\_vti_cnf\ADDVB_Models_11.doc, 491 , 2002-12-30
Verilog HDL 高级数字设计源码\Chapter 11\_vti_cnf\Latch_Races.v, 258 , 2002-01-01
Verilog HDL 高级数字设计源码\Chapter 4\ADDVB_Models_4.doc, 74752 , 2004-10-12
Verilog HDL 高级数字设计源码\Chapter 4\Add_rca_4.v, 1326 , 2000-10-09
Verilog HDL 高级数字设计源码\Chapter 4\AOI_str.v, 254 , 2000-10-12
Verilog HDL 高级数字设计源码\Chapter 4\AOI_UDP.v, 1234 , 2000-10-13
Verilog HDL 高级数字设计源码\Chapter 4\compare_2_str.v, 421 , 2002-08-28
Verilog HDL 高级数字设计源码\Chapter 4\compare_4_str.v, 1353 , 2001-01-10
Verilog HDL 高级数字设计源码\Chapter 4\Mux_2_32_CA.v, 259 , 2002-06-12
Verilog HDL 高级数字设计源码\Chapter 4\Mux_4_32_CA.v, 450 , 2002-06-12
Verilog HDL 高级数字设计源码\Chapter 4\Mux_4_32_case.v, 562 , 2002-06-12
Verilog HDL 高级数字设计源码\Chapter 4\Mux_4_32_CA_if.v, 567 , 2002-06-12
Verilog HDL 高级数字设计源码\Chapter 4\test_hiZ.v, 694 , 2000-10-12
Verilog HDL 高级数字设计源码\Chapter 4\t_Add_full_ASIC.v, 966 , 2002-05-10
Verilog HDL 高级数字设计源码\Chapter 4\t_Add_full_unit_delay.v, 876 , 2002-05-10
Verilog HDL 高级数字设计源码\Chapter 4\t_Add_half.v, 461 , 2000-10-07
Verilog HDL 高级数字设计源码\Chapter 4\t_Add_rca_4_Unit_Delay.v, 1226 , 2000-10-08
Verilog HDL 高级数字设计源码\Chapter 4\_vti_cnf\ADDVB_Models_4.doc, 634 , 2002-12-30
Verilog HDL 高级数字设计源码\Chapter 4\_vti_cnf\Add_rca_4.v, 258 , 2000-10-09
Verilog HDL 高级数字设计源码\Chapter 4\_vti_cnf\AOI_str.v, 257 , 2000-10-12
Verilog HDL 高级数字设计源码\Chapter 4\_vti_cnf\AOI_UDP.v, 258 , 2000-10-13
Verilog HDL 高级数字设计源码\Chapter 4\_vti_cnf\compare_2_str.v, 257 , 2002-08-28
Verilog HDL 高级数字设计源码\Chapter 4\_vti_cnf\compare_4_str.v, 258 , 2001-01-10
Verilog HDL 高级数字设计源码\Chapter 4\_vti_cnf\Mux_2_32_CA.v, 257 , 2002-06-12
Verilog HDL 高级数字设计源码\Chapter 4\_vti_cnf\Mux_4_32_CA.v, 257 , 2002-06-12
Verilog HDL 高级数字设计源码\Chapter 4\_vti_cnf\Mux_4_32_case.v, 257 , 2002-06-12
Verilog HDL 高级数字设计源码\Chapter 4\_vti_cnf\Mux_4_32_CA_if.v, 257 , 2002-06-12
Verilog HDL 高级数字设计源码\Chapter 4\_vti_cnf\test_hiZ.v, 257 , 2000-10-12
Verilog HDL 高级数字设计源码\Chapter 4\_vti_cnf\t_Add_full_ASIC.v, 257 , 2002-05-10
Verilog HDL 高级数字设计源码\Chapter 4\_vti_cnf\t_Add_full_unit_delay.v, 257 , 2002-05-10
Verilog HDL 高级数字设计源码\Chapter 4\_vti_cnf\t_Add_half.v, 257 , 2000-10-07
Verilog HDL 高级数字设计源码\Chapter 4\_vti_cnf\t_Add_rca_4_Unit_Delay.v, 258 , 2000-10-08
Verilog HDL 高级数字设计源码\Chapter 5\adder_task.v, 582 , 2002-06-12
Verilog HDL 高级数字设计源码\Chapter 5\ADDVB_Models_5.doc, 171008 , 2004-10-12
Verilog HDL 高级数字设计源码\Chapter 5\add_4cycle.v, 489 , 2002-06-12
Verilog HDL 高级数字设计源码\Chapter 5\AOI_5_CA0.v, 227 , 2002-06-12

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